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Encoding:
Assembly Source File  |  1986-03-19  |  6.4 KB  |  196 lines
  1. ;************************************************************************
  2. ;
  3. ;    EQUATES for DSP56000 I/O registers and ports
  4. ;
  5. ;************************************************************************
  6.  
  7.  
  8. ;------------------------------------------------------------------------
  9. ;
  10. ;    EQUATES for I/O Port Programming
  11. ;
  12. ;------------------------------------------------------------------------
  13.  
  14. ;    Register Addresses
  15.  
  16. M_BCR    EQU    $FFFE        ; Port A Bus Control Register
  17. M_PBC    EQU    $FFE0        ; Port B Control Register
  18. M_PBDDR    EQU    $FFE2        ; Port B Data Direction Register
  19. M_PBD    EQU    $FFE4        ; Port B Data Register
  20. M_PCC    EQU    $FFE1        ; Port C Control Register
  21. M_PCDDR    EQU    $FFE3        ; Port C Data Direction Register
  22. M_PCD    EQU    $FFE5        ; Port C Data Register
  23.  
  24.  
  25. ;------------------------------------------------------------------------
  26. ;
  27. ;    EQUATES for Host Interface
  28. ;
  29. ;------------------------------------------------------------------------
  30.  
  31. ;    Register Addresses
  32.  
  33. M_HCR    EQU    $FFE8        ; Host Control Register
  34. M_HSR    EQU    $FFE9        ; Host Status Register
  35. M_HRX    EQU    $FFEB        ; Host Receive Data Register
  36. M_HTX    EQU    $FFEB        ; Host Transmit Data Register
  37.  
  38. ;    Host Control Register Bit Flags
  39.  
  40. M_HRIE    EQU    0        ; Host Receive Interrupt Enable
  41. M_HTIE    EQU    1        ; Host Transmit Interrupt Enable
  42. M_HCIE    EQU    2        ; Host Command Interrupt Enable
  43. M_HF2    EQU    3        ; Host Flag 2
  44. M_HF3    EQU    4        ; Host Flag 3
  45.  
  46. ;    Host Status Register Bit Flags
  47.  
  48. M_HRDF    EQU    0        ; Host Receive Data Full
  49. M_HTDE    EQU    1        ; Host Transmit Data Empty
  50. M_HCP    EQU    2        ; Host Command Pending
  51. M_HF    EQU    $18        ; Host Flag Mask
  52. M_HF0    EQU    3        ; Host Flag 0
  53. M_HF1    EQU    4        ; Host Flag 1
  54. M_DMA    EQU    7        ; DMA Status
  55.  
  56. ;------------------------------------------------------------------------
  57. ;
  58. ;    EQUATES for Serial Communications Interface (SCI)
  59. ;
  60. ;------------------------------------------------------------------------
  61.  
  62. ;    Register Addresses
  63.  
  64. M_SRXL    EQU    $FFF4        ; SCI Receive Data Register (low)
  65. M_SRXM    EQU    $FFF5        ; SCI Receive Data Register (middle)
  66. M_SRXH    EQU    $FFF6        ; SCI Receive Data Register (high)
  67. M_STXL    EQU    $FFF4        ; SCI Transmit Data Register (low)
  68. M_STXM    EQU    $FFF5        ; SCI Transmit Data Register (middle)
  69. M_STXH    EQU    $FFF6        ; SCI Transmit Data Register (high)
  70. M_STXA    EQU    $FFF3        ; SCI Transmit Data Address Register
  71. M_SCR    EQU    $FFF0        ; SCI Control Register
  72. M_SSR    EQU    $FFF1        ; SCI Status Register
  73. M_SCCR    EQU    $FFF2        ; SCI Clock Control Register
  74.  
  75. ;    SCI Control Register Bit Flags
  76.  
  77. M_WDS    EQU    $3        ; Word Select Mask
  78. M_WDS0    EQU    0        ; Word Select 0
  79. M_WDS1    EQU    1        ; Word Select 1
  80. M_WDS2    EQU    2        ; Word Select 2
  81. M_SBK    EQU    4        ; Send Break
  82. M_WAKE    EQU    5        ; Wake-up Mode Select
  83. M_RWI    EQU    6        ; Receiver Wake-up Enable
  84. M_WOMS    EQU    7        ; Wired-OR Mode Select
  85. M_RE    EQU    8        ; Receiver Enable
  86. M_TE    EQU    9        ; Transmitter Enable
  87. M_ILIE    EQU    10        ; Idle Line Interrupt Enable
  88. M_RIE    EQU    11        ; Receive Interrupt Enable
  89. M_TIE    EQU    12        ; Transmit Interrupt Enable
  90. M_TMIE    EQU    13        ; Timer Interrupt Enable
  91.  
  92. ;    SCI Status Register Bit Flags
  93.  
  94. M_TRNE    EQU    0        ; Transmitter Empty
  95. M_TDRE    EQU    1        ; Transmit Data Register Empty
  96. M_RDRF    EQU    2        ; Receive Data Register Full
  97. M_IDLE    EQU    3        ; Idle Line
  98. M_OR    EQU    4        ; Overrun Error
  99. M_PE    EQU    5        ; Parity Error
  100. M_FE    EQU    6        ; Framing Error
  101. M_R8    EQU    7        ; Received Bit 8
  102.  
  103. ;    SCI Clock Control Register Bit Flags
  104.  
  105. M_CD    EQU    $FFF        ; Clock Divider Mask
  106. M_COD    EQU    12        ; Clock Out Divider
  107. M_SCP    EQU    13        ; Clock Prescaler
  108. M_RCM    EQU    14        ; Receive Clock Source
  109. M_TCM    EQU    15        ; Transmit Clock Source
  110.  
  111. ;------------------------------------------------------------------------
  112. ;
  113. ;    EQUATES for Synchronous Serial Interface (SSI)
  114. ;
  115. ;------------------------------------------------------------------------
  116.  
  117. ;    Register Addresses
  118.  
  119. M_RX    EQU    $FFEF        ; Serial Receive Data Register
  120. M_TX    EQU    $FFEF        ; Serial Transmit Data Register
  121. M_CRA    EQU    $FFEC        ; SSI Control Register A
  122. M_CRB    EQU    $FFED        ; SSI Control Register B
  123. M_SR    EQU    $FFEE        ; SSI Status Register
  124. M_TSR    EQU    $FFEE        ; SSI Time Slot Register
  125.  
  126. ;    SSI Control Register A Bit Flags
  127.  
  128. M_PM    EQU    $FF        ; Prescale Modulus Select Mask
  129. M_DC    EQU    $1F00        ; Frame Rate Divider Control Mask
  130. M_WL    EQU    $6000        ; Word Length Control Mask
  131. M_WL0    EQU    13        ; Word Length Control 0
  132. M_WL1    EQU    14        ; Word Length Control 1
  133. M_PSR    EQU    15        ; Prescaler Range
  134.  
  135. ;    SSI Control Register B Bit Flags
  136.  
  137. M_OF    EQU    $2        ; Serial Output Flag Mask
  138. M_OF0    EQU    0        ; Serial Output Flag 0
  139. M_OF1    EQU    1        ; Serial Output Flag 1
  140. M_SCD    EQU    $1C        ; Serial Control Direction Mask
  141. M_SCD0    EQU    2        ; Serial Control 0 Direction
  142. M_SCD1    EQU    3        ; Serial Control 1 Direction
  143. M_SCD2    EQU    4        ; Serial Control 2 Direction
  144. M_SCKD    EQU    5        ; Clock Source Direction
  145. M_FSL    EQU    8        ; Frame Sync Length
  146. M_SYN    EQU    9        ; Sync/Async Control
  147. M_GCK    EQU    10        ; Gated Clock Control
  148. M_MOD    EQU    11        ; Mode Select
  149. M_STE    EQU    12        ; SSI Transmit Enable
  150. M_SRE    EQU    13        ; SSI Receive Enable
  151. M_STIE    EQU    14        ; SSI Transmit Interrupt Enable
  152. M_SRIE    EQU    15        ; SSI Receive Interrupt Enable
  153.  
  154. ;    SSI Status Register Bit Flags
  155.  
  156. M_IF    EQU    $2        ; Serial Input Flag Mask
  157. M_IF0    EQU    0        ; Serial Input Flag 0
  158. M_IF1    EQU    1        ; Serial Input Flag 1
  159. M_TFS    EQU    2        ; Transmit Frame Sync
  160. M_RFS    EQU    3        ; Receive Frame Sync
  161. M_TUE    EQU    4        ; Transmitter Underrun Error
  162. M_ROE    EQU    5        ; Receiver Overrun Error
  163. M_TDE    EQU    6        ; Transmit Data Register Empty
  164. M_RDF    EQU    7        ; Receive Data Register Full
  165.  
  166. ;------------------------------------------------------------------------
  167. ;
  168. ;    EQUATES for Exception Processing
  169. ;
  170. ;------------------------------------------------------------------------
  171.  
  172. ;    Register Addresses
  173.  
  174. M_IPR    EQU    $FFFF        ; Interrupt Priority Register
  175.  
  176. ;    Interrupt Priority Register Bit Flags
  177.  
  178. M_IAL    EQU    $7        ; IRQA Mode Mask
  179. M_IAL0    EQU    0        ; IRQA Mode Interrupt Priority Level (low)
  180. M_IAL1    EQU    1        ; IRQA Mode Interrupt Priority Level (high)
  181. M_IAL2    EQU    2        ; IRQA Mode Trigger Mode
  182. M_IBL    EQU    $38        ; IRQB Mode Mask
  183. M_IBL0    EQU    3        ; IRQB Mode Interrupt Priority Level (low)
  184. M_IBL1    EQU    4        ; IRQB Mode Interrupt Priority Level (high)
  185. M_IBL2    EQU    5        ; IRQB Mode Trigger Mode
  186. M_HPL    EQU    $C00        ; Host Interrupt Priority Level Mask
  187. M_HPL0    EQU    10        ; Host Interrupt Priority Level Mask (low)
  188. M_HPL1    EQU    11        ; Host Interrupt Priority Level Mask (high)
  189. M_SSL    EQU    $3000        ; SSI Interrupt Priority Level Mask
  190. M_SSL0    EQU    12        ; SSI Interrupt Priority Level Mask (low)
  191. M_SSL1    EQU    13        ; SSI Interrupt Priority Level Mask (high)
  192. M_SCL    EQU    $C000        ; SCI Interrupt Priority Level Mask
  193. M_SCL0    EQU    14        ; SCI Interrupt Priority Level Mask (low)
  194. M_SCL1    EQU    15        ; SCI Interrupt Priority Level Mask (high)
  195.  
  196.